Hướng dẫn về quy trình sản xuất bán dẫn (Phần 1): Cắt wafer, gắn chip và hàn dây

Giai đoạn 1: Chuẩn bị và cắt lát wafer

Đầu vào wafer đã hoàn tất

Quá trình sản xuất ở giai đoạn sau bắt đầu với các tấm wafer hoàn chỉnh—những đĩa silicon hoàn chỉnh chứa hàng trăm đến hàng nghìn mạch tích hợp giống hệt nhau. Những tấm wafer này đã trải qua các bước quang khắc, khắc axit, cấy ion và mạ kim loại trong quá trình sản xuất ở giai đoạn trước.

Kiểm tra wafer (Trước khi cắt)

Trước khi tách bằng cơ học, các tấm wafer trải qua quá trình kiểm tra quang học tự động (AOI) sử dụng hệ thống hình ảnh độ phân giải cao. Bước này xác định:

• Các lỗi ở giao diện người dùng lan truyền đến hệ thống phụ trợ.

• Độ cong vênh hoặc sự thay đổi độ dày của tấm bán dẫn

• Sự nhiễm bẩn ảnh hưởng đến chất lượng cắt hạt lựu

Thiết bị chính:Hệ thống kiểm tra bán dẫn với thuật toán nhận dạng mẫu và khả năng phân loại khuyết tật.

Cắt lát mỏng (cắt hạt lựu)

Cắt lát wafer là quá trình tách các chip riêng lẻ bằng cách sử dụng cưa lưỡi kim cương chính xác hoặc hệ thống cắt bằng laser. Các công nghệ cắt lát hiện đại bao gồm:

Các thông số quy trình—tốc độ trục chính, tốc độ cấp liệu và làm mát—ảnh hưởng trực tiếp đến chất lượng cạnh khuôn và độ tin cậy sau đó.

Kiểm tra sau khi cắt

Lần kiểm tra thứ hai xác nhận:

• Hiện tượng sứt mẻ hoặc nứt nhỏ ở các cạnh khuôn.

• Kích thước khuôn nằm trong phạm vi quy định

• Độ bền lớp keo (đối với các tấm wafer được dán băng keo)

Giai đoạn 2: Lắp ráp chip và kết nối

Gắn chip (Liên kết chip)

Phương pháp gắn chip (Die attach) gắn các chip riêng lẻ lên khung dẫn, chất nền nhiều lớp hoặc bao bì gốm bằng cách sử dụng:

• Gắn khuôn bằng epoxy:Keo dẫn điện chứa bạc dùng để quản lý nhiệt

• Gắn khuôn eutectic:Hợp kim vàng-silicon cho các ứng dụng đòi hỏi độ tin cậy cao

• Hàn mềm để gắn kết:Hợp kim hàn không chì dùng cho thiết bị điện

Các yếu tố kiểm soát quy trình quan trọng bao gồm độ dày đường liên kết (thường là 25-50 μm), độ phủ không có lỗ rỗng và độ chính xác vị trí đặt chip (±25 μm).

Kiểm tra khuôn

Kiểm tra sau khi gắn kết xác nhận:

• Độ chính xác về hướng và xoay của khuôn

• Kiểm soát sự rò rỉ chất kết dính

• Không có hiện tượng nứt vỡ chip do lực ép khi đặt chip.

Nối dây

Công nghệ hàn dây tạo ra các kết nối điện giữa các điểm tiếp xúc của chip và các chân dẫn của gói mạch bằng cách sử dụng các dây dẫn siêu nhỏ (đường kính 15-50 μm). Ba công nghệ chính chiếm ưu thế:

Liên kết bi siêu âm nhiệt (TSB)

• Dây vàng hoặc đồng

• Dụng cụ mao dẫn tạo ra các mối nối dạng bi và khâu.

• Thông lượng 15-20 liên kết/giây

Liên kết nêm siêu âm

• Dây nhôm dùng cho các ứng dụng điện

• quá trình ở nhiệt độ phòng

• Thích hợp cho các thiết bị nhạy cảm với nhiệt độ

Các biến thể nâng cao

• Hàn dây đồng (giảm chi phí, cải thiện độ dẫn điện)

• Liên kết dải băng (các mô-đun nguồn dòng điện cao)

• Liên kết bước nhỏ (

Kiểm tra mối nối dây

Hệ thống kiểm tra mối nối dây tự động (AWBI) xác minh:

• Độ chính xác vị trí liên kết (±3 μm)

• Tính nhất quán về chiều cao vòng dây

• Không có dây thép bị vướng hay bị võng xuống.

• Tuân thủ thử nghiệm cắt bi và kéo dây